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Saad K.

@saadwarriach

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Electrical Engineer | FPGA/ASIC Expert

I am an Electrical Engineer with a demonstrated experience in Verilog projects like designing RISC-V pipe-lined processor, AHB Lite protocol for communication between processor and data memory. I also have experience of using System Verilog for implementing comprehensive test plan as it gives freedom of using various OOP techniques (in contrast to Verilog) for making the verification efficient and also making it cover maximum scenarios. I am well versed with Python and TCL script as it increases time efficiency by automating a lot of things. I have developed a random RISC-V instruction generator using python. I believe in delivering quality work within the deadline and for me, the client's requirements and expectations for the project are of immense importance and top priority.

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Experiência

Associate Design Engineer

Lampro Mellon
mar. 2020 - Atual
Experience in RISC-V based processor design and verification.

Trainee Engineer

Lampro Mellon
out. 2019 - mar. 2020 (5 meses, 1 dia)
Experience in Verilog/System Verilog Design and Verification

Educação

BS Electrical Engineering

University of Engineering and Technology, Lahore, Pakistan 2014 - 2018
(4 anos)

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