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Bandeira do(a) INDIA
supaul, india
$6 USD / hora
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Ingressou em outubro 26, 2019
1 Recomendação

Manish K.

@manishkj116

 5,0 (10 avaliações)
3,7
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80%
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$6 USD / hora
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supaul, india
$6 USD / hora
100%
Trabalhos Concluídos
100%
Dentro do Orçamento
100%
No Prazo
20%
Taxa de Recontratação

RTL Engineer

Hi, I am currently working as a Research Scholar at DRDO Laboratory . I have post graduation in Microelectronics and VLSI Design. Skills - >> Digital Integrated Circuit >> Verilog HDL/ VHDL >> RTL Design >> SOC Verification using System Verilog >> FPGA Prototyping EDA Tool- >> Xilinx Vivado IDE Tool >> Xilinx ISE Design Suite >> Altera ModelSim Designed Digital Circuits- 1. Design, Verification and Implementation of an FPGA-based Monitoring System 2. Successive Approximation Register type Analogue-to-Digital Converter (ADC) System 3. Pulse Width Modulation (PWM) Motor Control 4. Memory Design (SRAM & DRAM) 5. First-In-First-Out Register (FIFO) 6. Serial Peripheral Interface(SPI) Thanks
Freelancer Verilog / VHDL Designers India
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Portfólio

9054445
This simulation describe the functionality of 8 bit Multiplier. Input are stored in" Bin" and "Qin" register each are of 8 bit, generated output stored in "Prod" register are of 16 bit.
RTL Multiplier Simulation on Xilinx Vivado 2016.2
6425211
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
6543820
This shows the Schematic of First-In-First-Out (FIFO) Register using Xilinx ISE Design Suite. Verilog Hardware Description Language is used to design this FIFO Register.
FIFO Schematic on Xilinx ISE Design Suite
6447979
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
6371896
Verilog HDL of Universal register along with Test bench
9054445
This simulation describe the functionality of 8 bit Multiplier. Input are stored in" Bin" and "Qin" register each are of 8 bit, generated output stored in "Prod" register are of 16 bit.
RTL Multiplier Simulation on Xilinx Vivado 2016.2
6425211
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
This Include - Captured RTL Schematic of Intended FSM. Captured Timing diagram of Designed FSM. FSM in terms of input Clock, input M, P , Secondary State variable A,B and output Z.
Finite State Machine Schematic on Xilinx Vivado IDE Tool
6543820
This shows the Schematic of First-In-First-Out (FIFO) Register using Xilinx ISE Design Suite. Verilog Hardware Description Language is used to design this FIFO Register.
FIFO Schematic on Xilinx ISE Design Suite
6447979
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
This include two captures : 1. Simulation Result of FIFO Register 2. RTL Schematic of FIFO using Xilinx Vivado 2016.2 IDE Tool
First-In First-Out (FIFO) Register
6371896
Verilog HDL of Universal register along with Test bench

Avaliações

Mudanças salvas
Mostrando 1 - 5 de 10 avaliações
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5,0
₹1.600,00 INR
Neural Networks in MATLAB Project Assistance -- 2
Manish is marvellous as ususal Good job done manish Thank you
Matlab and Mathematica
Algorithm
Electrical Engineering
Research Writing
Mathematics
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Bandeira do(a) Sahaana P.
@Sahaana74
•
há 3 anos
5,0
₹5.500,00 INR
Verilog Online Trainer
Manish is as usual marvellous Good Job done manish All the best !!!!
Engineering
Matlab and Mathematica
Verilog / VHDL
Software Architecture
FPGA
Avatar do Usuário
Bandeira do(a) Sahaana P.
@Sahaana74
•
há 4 anos
5,0
₹10.000,00 INR
Verilog and FSM Design Project assistance
Manish is marvellous as always Good job done in lightning speed All the best Manish !!!
Engineering
Verilog / VHDL
UML Design
Electrical Engineering
FPGA
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Bandeira do(a) Sahaana P.
@Sahaana74
•
há 4 anos
5,0
₹3.000,00 INR
PSPICE Project assistance -- 2
Manish is the most preferred freelancer for our company and he is proving himself that he is too good in every project and taking utmost care for the quality The best thing he is super fast in completing Good Luck manish !!!
Engineering
Electronics
Matlab and Mathematica
Electrical Engineering
Circuit Design
Avatar do Usuário
Bandeira do(a) Sahaana P.
@Sahaana74
•
há 4 anos
5,0
₹4.400,00 INR
VERILOG PROJECT assistance -- 2
Manish is as always a marvellous expert !!! Glad to work with him !!!
Verilog / VHDL
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Bandeira do(a) Sahaana P.
@Sahaana74
•
há 4 anos

Experiência

Expert

Goprac
ago. 2021 - Atual
I am a subject expert at Goprac Pvt Ltd where I assess the student's Interview in Digital Electronics and VLSI subject.

Project Intern

Indian Institute of Technology Hyderabad
ago. 2018 - mai. 2019 (9 meses, 1 dia)
This project was about to working on Serial Peripheral Interface which can be used to transfer 6 or 8 bit data ,whose clock freq should be 40 KHz. where, I was working on front- end designing part of this application specific Serial Peripheral Interface. I prefer Verilog HDL to design this digital circuit. This complete front end design was performed using Xilinx Vivado IDE Tool.

Educação

M.Tech in Microelectronics and VLSI Design

National Institute of Technology Sikkim, India 2017 - 2019
(2 anos)

Bachelor of Engineering in Electronics and Communication Engineering

Visvesvaraya Technological University, India 2012 - 2016
(4 anos)

Qualificações

GATE-2017

MHRD
2017
Graduate Aptitude Test in Engineering (GATE) in ECE -2017 , qualified with score of 504 out of 1000 and secured a rank of 5617.

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Verificações

Freelancer Preferencial
Identidade Verificada
Pagamento Verificado
Telefone Verificado
E-mail Verificado
Conectado ao Facebook

Certificações

DigitalElectronics_1.png Digital Electronics 1 75%

Principais Habilidades

Verilog / VHDL 7
Matlab and Mathematica 6
FPGA 5
Digital Electronics 1
FPGA Coding 1

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Matlab and Mathematica Engineers
Field-Programmable Gate Array Experts

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Verilog / VHDL
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Digital Electronics
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