verilog engineer -- 2

Concluído Postado há 2 anos Pago na entrega

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Concluído Pago na entrega

in this project designing of a particular pulse block width and a designing of net rate and compute pulse width block

Verilog / VHDL FPGA Engenharia Engenharia Elétrica Microcontrolador

ID do Projeto: #31652269

Sobre o projeto

1 proposta Projeto remoto Ativo em há 2 anos

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moaazkh96

Hi, I am digital design engineer, I have a broad knowledge of digital design in ASIC and FPGA using both VHDL and Verilog. I am using Vivado, ISE, and Quartus for FPGA, using DC, ICC, and prime-time for ASIC. and UVM Mais

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