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Aram S.
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Senior Analog & Mixed-Signal Circuit Designer
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Experiência
Senior Analog & Mixed Signal Circuit Design Engineer
ago. 2011 - Atual
Porting and debug of USB3.1, USB3.0, USB2.0 & HSIC PHY for various technologies and processes (tsmc10nm, ss10nm, ss14nm, gf14nm, tsmc16nm, tsmc28nm, ss28nm, umc40nm, tsmc55nm, tsmc65nm, gf65nm, etc.)
o Transistor level design and layout supervision of analog building blocks (SERDES, High-Speed TX/RX, Crystal Oscillators, full on-chip Precision Current/Voltage References, Opamps, Comparators, Level-Shifters, Voltage Regulators, I/O and etc.)
Educação
Master
(2 anos)
Bachelor
(4 anos)
Publicações
Multi-rate Clock-Data recovery solution in high speed serial links
2015 IEEE 35th International Conference on Electronics and Nanotechnology (ELNANO)
Clock-Data recovery (CDR) architecture with multirate option in a receiver of a high-speed serial link presented. Proper clock phase choosing and let it track data phase shifts over time are the main difficulties of all kind of CDR structures. This system helps to shift reference clock according to data signal phase to sample it in the most secure way regarding data errors and information loss.
Data — Clock setup and hold times margins correction method in high speed serial links
International Conference on Computer Science and Information Technologies Revised Selected Papers
A method of serial links output data and clock signals setup and hold times correction presented in this paper. The proposed architecture produces corrected clock which has enough setup/hold time margins respect data signal over PVT, which is needed to avoid data errors and setup/hold violations during further operation with data.
Resistance calibration method without external precision elements
IEEE East-West Design & Test Symposium (EWDTS 2014)
A method of resistance calibration without external precision elements usage presented in the paper. In the proposed method, used structures which operation based on technologically accurate elements and signals to have high accuracy resistance after calibration. Architecture produces a calibration code corresponding to 50Ohms PVT compensated termination impedance, which is needed to avoid reflections in transmission lines.
Low power duty cycle adjustment simple method in high speed serial links
2015 IEEE 35th International Conference on Electronics and Nanotechnology (ELNANO)
A low power method of clock signal duty cycle adjustment is presented in this paper. The proposed architecture produces a synchronous signal in the output of the system with 50±1% duty cycle over PVT, which is needed to avoid data error and setup/hold time margins violations during farther operation with data.
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Verificações
Certificações
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